职位描述
负责将C / Matlab设计转换为RTL（verilog）和FPGA架构，包括时序收敛/仿真/验证。 完全了解Calterah RF /毫米波产品的功能和性能，并与系统和硬件团队合作开发完整的基带信号处理解决方案。

岗位要求
•熟悉FPGA时序和FPGA（Cyclone / Zynq）架构/时钟系统；
•熟悉常用IC器件的知识，熟悉常见的实验室设备和工具；
•了解无线通信和雷达系统。

【工作地点】
上海