CALTERAH | 加特兰时序控制器Timing Engine 2.0，赋能下一代ADAS雷达感知

随着汽车主动安全法规持续升级，雷达传感器需要在探测距离、测高精度和动态范围等方面实现性能提升，以应对复杂工况下的感知需求。加特兰Timing Engine（TE，时序控制器）2.0，作为核心技术升级之一，为毫米波雷达系统提供更灵活的波形生成能力和更精细的射频控制手段。

加特兰TE 2.0的核心功能涵盖两部分：FMCW波形生成与射频子系统实时控制。

波形生成

Chirp Buffer参数实时更新：TE 2.0设计了与芯片主SRAM的高速接口，其Chirp Buffer可实时从主SRAM获取定义Chirp形状的参数并更新，支持用户灵活构建Chirp序列，序列中每个Chirp均可不同。

Burst Buffer智能重复：当需要重复特定序列时，Burst Buffer可指定特定Chirp按规律重复，无需在主SRAM中重复存储参数，有效节省存储空间。

复杂功能简化配置：TE 2.0集成了自动步进频（Stepped FMCW）和自动频率抖动（Frequency Dithering）功能，用户通过简单参数配置即可实现上述相对复杂的功能，无需在SRAM中详细定义各Chirp参数。

射频控制

纳秒级精准控制：在一个Chirp周期内，加特兰TE 2.0提供12个独立控制点，每个控制点的时间位置可由用户自定义，精度颗粒度达纳秒级。同时每个控制点提供512个可配置寄存器，用户可对射频模块进行精准控制。

Chirp间功耗优化：由于Chirp间隔时间较短，软件方式难以实时响应并实现精准的Chirp间模块开关控制。TE 2.0通过纳秒级精度的控制点，可在不影响正常发波情况下，按需关闭或开启TX、RX乃至整个射频前端，在保证性能的同时优化系统功耗。如下图所示，通过控制在Chirp间同时关闭TX、RX、LO子模块，功耗可降低约90%。

加特兰TE 2.0从波形生成和射频控制两个维度，为毫米波雷达芯片提供了更高的灵活度与可拓展性。

在波形生成层面，芯片支持Chirp序列的灵活构建，使系统能够根据不同应用场景灵活配置发射波形，提升多工况下的适应性；
射频控制层面，芯片提供纳秒级精度的独立控制点，使系统能在维持性能的同时优化功耗。

基于上述能力，加特兰TE 2.0为雷达系统在多场景感知、功耗管理和信号质量优化等方面提供了更大的设计空间，帮助客户更高效地应对日益复杂的车载雷达应用需求。

TE 2.0这一核心技术升级已应用在加特兰最新高性能ADAS雷达SoC芯片——Kunlun-Pro与Andes-Pro系列。除了TE 2.0，加特兰也将芯片集成的雷达信号处理器（Radar Signal Processor, RSP）升级为2.0。下一期我们将围绕加特兰RSP 2.0展开，介绍其如何赋能下一代ADAS雷达感知场景，敬请关注。